| 第1章 PLLの動作と回路構成 PLLとシンセサイザ技術のあらまし 15 |
| 1.1 PLL回路の基本動作 15 |
| PLL回路を構成する三つのブロック 15 |
| PLLの応用と周波数シンセサイザ 17 |
| PLL回路の各部の動作波形 17 |
| 1.2 PLL回路および周波数シンセサイザの構成 18 |
| 入力周波数のN倍出力を得る方法 18 |
| 入力周波数のN÷M倍出力を得る方法－入力に分周回路を入れる 18 |
| 入力周波数のN÷M倍出力を得る方法－出力に分周回路を入れる 19 |
| 入力周波数のN×M倍出力を得る方法－プリスケーラを追加する 20 |
| ヘテロダインと組み合わせる－(fin×N)+fLを得る 21 |
| DDS(Direct Digital Synthesizer)と組み合わせる 22 |
| 1.3 PLLシンセサイザでは信号純度がポイント 23 |
| 理想シンセサイザ出力は1本のスペクトル 23 |
| AM－振幅変調が起こると－AM性ノイズ 25 |
| FM－周波数変調されると－FM性ノイズ 27 |
| FM性ノイズの影響 28 |
| 1.4 シンセサイザ以外へのPLLの応用 31 |
| ディジタル・データからのクロック再生 31 |
| 周波数-電圧変換－FM復調回路 34 |
| モータの回転スピード制御 36 |
| コラム■dBcとは 32 |
| コラム■PLL回路の発明はベルシーゼ氏 34 |
| Appendix A LL回路はOPアンプと同じ負帰還の応用 37 |
| A.1 OPアンプ回路との相似 37 |
| PLL回路とOPアンプ回路の似ているところ 37 |
| PLL回路とOPアンプ回路の違うところ 38 |
| A.2 増幅回路に学ぶ負帰還の仕組みと特性 39 |
| 負帰還のあらまし 39 |
| 負帰還によって改善される特性 41 |
| 負帰還のもっている問題点－動作不安定になる条件 43 |
| 負帰還のようすをシミュレーションする 43 |
| 利得-周波数特性のピークをAβの複素平面に見る 45 |
| 第2章 PLL回路の伝達特性 PLL回路の特性はループ・フィルタで決まる 49 |
| 2.1 PLL回路の伝達特性を理解しよう 49 |
| PLL回路の各部の伝達特性 49 |
| 簡単な例題－クロック50逓倍回路のとき 52 |
| ループ・フィルタ特性を除いた伝達特性を求める 53 |
| 使用しているループ・フィルタ特性とPLL回路の伝達特性 55 |
| PLL回路における負帰還の効果 56 |
| 2.2 ループ・フィルタ設計の基礎知識 60 |
| CRローパス・フィルタの詳しい特性 60 |
| ステップ特性をもたせたCRローパス・フィルタ 62 |
| CR多段フィルタにおける利得と位相の関係 63 |
| 普通のCRローパス・フィルタ－ラグ・フィルタを用いると不安定 63 |
| 安定なPLLにはラグ・リード・フィルタ 67 |
| コラム■シミュレーションにはSPICEが便利 55 |
| 第3章 PLL回路のループ・フィルタ設計法 パッシブ/アクティブ・ループ・フィルタの設計事例と検証 71 |
| 3.1 パッシブ・ループ・フィルタの設計 71 |
| ラグ・リード・フィルタのボーデ線図 71 |
| PLL回路とラグ・リード・フィルタを組み合わせたときの特性 74 |
| 分周数が変化すると 77 |
| ループ・フィルタの定数を正規化グラフから求める－Appendix Bを参照 81 |
| 3.2 10～100kHz PLLシンセサイザのループ・フィルタ設計 81 |
| 実験するシンセサイザのあらまし 81 |
| ループ・フィルタを除いた伝達特性を求める 81 |
| 時定数 : 小，M=-10dB，位相余裕60°で設計する 82 |
| 時定数 : 中，M=-20dB，位相余裕50°で設計する 85 |
| 時定数 : 大，M=-30dB，位相余裕50°で設計する 87 |
| 試作器の出力波形を見ると 90 |
| 出力スペクトラムを観測すると 90 |
| ロック・スピードはどうなったか 94 |
| 3.3 アクティブ・ループ・フィルタを使うとき 96 |
| アクティブ・ループ・フィルタとは 96 |
| 2次アクティブ・ループ・フィルタのボーデ線図はどうなるか 98 |
| 3次アクティブ・ループ・フィルタ 101 |
| アクティブ・ループ・フィルタのノイズ 101 |
| アクティブ・ループ・フィルタの定数を正規化グラフから求める 102 |
| 3.4 25～50MHz PLLシンセサイザのループ・フィルタ設計 102 |
| 実際の回路でアクティブ・ループ・フィルタを設計する 102 |
| 正規化グラフを使用し，ループ・フィルタの定数を求める 106 |
| 時定数 : 小，M=0dB，位相余裕50°で設計する 106 |
| 時定数 : 中，M=-10dB，位相余裕50°で設計する 108 |
| 時定数 : 大，M=-20dB，位相余裕50°で設計する 109 |
| 試作器によるデータ－出力波形 112 |
| 出力スペクトラム 112 |
| ロック・スピードはどうなっているか 114 |
| ロック・スピードをシミュレーションする 115 |
| 3.5 位相余裕による特性の違い 120 |
| 実験は50逓倍回路で 120 |
| ループ・フィルタの設計 121 |
| 位相余裕が40°のとき 122 |
| 位相余裕が50°のとき 122 |
| 位相余裕が60°のとき 123 |
| シミュレーションで周波数特性を見る 123 |
| 出力波形のスペクトラム 126 |
| ロック・スピードはどうなったか 127 |
| PLL回路の最適位相余裕は40°～50° 130 |
| コラム■周波数変動のようすを測定できるモジュレーション・ドメイン・アナライザ 119 |
| 第4章 4046と位相比較器のいろいろ PLL回路に使用する定番デバイスの基礎知識 131 |
| 4.1 PLLの定番デバイスは4046 131 |
| PLLの入門は4046から 131 |
| 4046にも三つのタイプがある 132 |
| 74HC4046は位相比較器を3種類内蔵 132 |
| 4046に内蔵されているVCOの特性 135 |
| 4.2 位相比較器の働きがポイント 138 |
| アナログ位相比較器 138 |
| ディジタル位相比較器 140 |
| 位相周波数型比較器 142 |
| 4046のPC2タイプ位相比較器 147 |
| デッド・ゾーン 148 |
| 電流出力タイプ位相比較器 151 |
| 高速位相比較器AD9901 152 |
| 第5章 電圧制御発振器VCOの回路技術 VCOに求められる特性とさまざまな発振回路の方式 155 |
| 5.1 VCOに要求される性能 155 |
| VCOのあらまし 155 |
| 周波数可変範囲 156 |
| 周波数制御の直線性 157 |
| 出力ノイズ 157 |
| 出力波形歪み 158 |
| 電源電圧変動に対する安定度 158 |
| 周囲温度変化に対する安定度 158 |
| 外部磁界や振動による影響 159 |
| 5.2 弛張発振器によるVCOの構成 159 |
| ファンクション・ジェネレータの基本動作 159 |
| ファンクション・ジェネレータによるVCOの構成 161 |
| ファンクション・ジェネレータIC MAX038の利用 164 |
| 5.3 帰還発振器 167 |
| 帰還発振器の基本動作 167 |
| 帰還発振器を安定発振させる工夫 168 |
| RCによる帰還発振器の構成 169 |
| ステート・バリアブルVCO 173 |
| 5.4 高周波で利用するLC発振回路とVCOへの利用 177 |
| 基本はハートレイ/コルピッツ発振回路 177 |
| コルピッツを改善したクラップ発振回路 178 |
| 反結合発振回路 179 |
| LC発振器をVCOにする可変容量ダイオード 180 |
| 市販されているLC発振VCO 182 |
| 5.5 その他のVCO 183 |
| 振動子による帰還発振器 183 |
| 遅延発振器 188 |
| 第6章 プログラマブル分周器の種類と動作 PLLシンセサイザを構成するためのディジタル回路 191 |
| 6.1 プログラマブル分周器の基本はダウン・カウンタ 191 |
| 74HC40102/40103 192 |
| TC9198 193 |
| 6.2 プリスケーラ(prescaler) 193 |
| プリスケーラIC 194 |
| パルス・スワロウ方式 195 |
| フラクショナルN方式 197 |
| 6.3 PLL用のLSI 199 |
| PLL専用LSIの構成 199 |
| ADF4110/4111/4112/4113 202 |
| 第7章 PLL回路の計測と評価法 パッシブ/アクティブ・ループ・フィルタのループ利得 205 |
| 7.1 負帰還回路のループ利得の計測 205 |
| ループ利得の計測は難しい 205 |
| 負帰還を施したままループ利得を計測 206 |
| 負帰還ループ計測をシミュレーション 208 |
| 実際に信号を注入するには 210 |
| 7.2 FRAを利用する 211 |
| 負帰還ループ特性計測のためのFRA 211 |
| FFTとの違い 214 |
| ネットワーク・アナライザとの違い 214 |
| 7.3 PLL回路のループ利得測定 215 |
| バッシブ・ループ・フィルタを利用したPLL 215 |
| アクティブ・ループ・フィルタを利用したPLL 217 |
| 第8章 PLLの特性改善ノウハウ 信号純度やロック・スピードを向上させるテクニック 219 |
| 8.1 電源をきれいにする 219 |
| CMOSインバータ回路で実験してみると 219 |
| 水晶発振回路で実験 222 |
| シリーズ・レギュレータの雑音特性を比較する 222 |
| 8.2 VCOの制御電圧特性を改善する 229 |
| CD74HC4046のVCOの直線性を改善する 229 |
| CD74HC4046のVCOの周波数可変範囲を広げる 231 |
| 8.3 VCOと位相比較器の干渉 234 |
| 74HC4046はVCOと位相比較器が同居 235 |
| まずは74HC4046を1個で実験する 236 |
| 74HC4046を2個使用し，VCOと位相比較器を分離する 239 |
| 8.4 位相比較器のデッド・ゾーン 239 |
| 74HC4046でデッド・ゾーンの影響を実験する 240 |
| PC2とバリメガVCOを組み合わせる 242 |
| 4046のPC1とバリメガVCOを組み合わせる 248 |
| 74HCT9046とバリメガVCOを組み合わせる 251 |
| 8.5 ロック・スピードの改良 252 |
| ダイオードによるループ・フィルタ定数の切り替え 254 |
| アナログ・スイッチによるループ・フィルタ定数の切り替え 254 |
| D-Aコンバータによるプリセット電圧の加算 257 |
| 第9章 実用PLLシンセサイザの設計/製作 ループ・フィルタの詳細設計と実測特性で示す 261 |
| 9.1 74HC4046を使用したクロック・シンセサイザ 261 |
| 実験などに便利な1Hz～10MHzの水晶代用シンセサイザ 261 |
| 回路構成の特徴－すべてCMOS ICを使用 262 |
| ループ・フィルタの設計 264 |
| 出力波形 267 |
| スペクトラム 268 |
| ロック・スピード 270 |
| 9.2 TLC2933を使用したクロック・シンセサイザ 271 |
| TLC29xxシリーズのあらまし 271 |
| クロック・シンセサイザの回路 272 |
| ループ・フィルタを設計する 274 |
| 出力波形のスペクトラムを計測 276 |
| 9.3 HFシンセサイザ 277 |
| HFシンセサイザの回路 278 |
| ループ・フィルタの定数を求める 281 |
| スペクトラム 282 |
| ロック・スピード 284 |
| 9.4 40MHz周波数基準信号用PLL 286 |
| 40MHz周波数基準信号用PLLの回路 287 |
| ループ・フィルタの設計 289 |
| 出力波形 293 |
| 9.5 低歪み低周波PLL 294 |
| 低歪み低周波PLLの回路 294 |
| ループ・フィルタの設計 298 |
| 出力波形の合成 300 |
| Appendix B ループ・フィルタ設計のための正規化グラフ 304 |
| 付図 : 各社4046の発振周波数-制御電圧特性 313 |
| 索引 316 |
| 参考文献 318 |
| 第1章 PLLの動作と回路構成 PLLとシンセサイザ技術のあらまし 15 |
| 1.1 PLL回路の基本動作 15 |
| PLL回路を構成する三つのブロック 15 |
図書
