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1.

図書

東工大
目次DB
図書
東工大
目次DB
1. ディジタルエレクトロニクスとI/O経営の道
金井久雄
出版情報: [東京] : [出版社不明], 2003.3 , (東京 : NECメディアプロダクツ)  1冊 ; 27cm
所蔵情報: loading…
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はじめに
第1章 雪国に生まれて 1
第2章 日本電気株式会社(NEC)入社とワイヤスプリングリレー開発 2
第3章 米国イリノイ大学留学-ディジタルエレクトロニクス工学を学ぶために 3
第4章 Digital Electronics視察の旅-主として電子交換とコンピュータの研究状況について 4
第5章 ディジタルエレクトロニクスの道へ-半導体回路の研究と一年間の闘病 5
第6章 電力理論の研究 6
第7章 電子交換用電子回路と集積回路(IC)の実用化 7
第8章 低エネルギディジタルLSI技術の開発とDL-2N装置 8
第9章 情報処理システムのLSI化 9
第10章 LSI技術による大型コンピュータの開発 10
第11章 超LSI(VLSI)技術の開発とLSI化テクノロジのレベル設定 11
第12章 小林会長の＂C＆C”の提唱とNECの道 12
第13章 コンピュータ技術本部長の任を受けて 13
第14章 システムLSI推進開発本部の誕生-システムLSI:システム・オン・チップの命名 14
第15章 支配人および取締役に就任 15
第16章 システムVLSIの推進 16
第17章 情報処理事業の推進 17
第18章 NEC Technologies,Inc.,の事業再建 18
第19章 日本航空電子工業株式会社社長に就任 19
第20章 事業経営の方針 20
第21章 事業体制の改革 21
第22章 事業力の強化 22
第23章 I/O経営に至る道 23
第24章 I/O経営とその実践 24
おわりに
はじめに
第1章 雪国に生まれて 1
第2章 日本電気株式会社(NEC)入社とワイヤスプリングリレー開発 2
2.

図書
図書
2. FinFETs and Other Multi-Gate Transistors
Jean-Pierre Colinge, editor
出版情報: New York : Springer, c2008  xiii, 339 p. ; 24 cm
シリーズ名: Series on Integrated Circuits and Systems
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Preface
Table of Content
Contributors
The SOI MOSFET: from Single Gate to Multigate / 1：
MOSFET scaling and Moore's law / 1.1：
Short-Channel Effects / 1.2：
Gate Geometry and Electrostatic Integrity / 1.3：
A Brief History of Multiple-Gate MOSFETs / 1.4：
Single-gate SOI MOSFETs / 1.4.1：
Double-gate SOI MOSFETs / 1.4.2：
Triple-gate SOI MOSFETs / 1.4.3：
Surrounding-gate (quadruple-gate) SOI MOSFETs / 1.4.4：
Other multigate MOSFET structures / 1.4.5：
Multigate MOSFET memory devices / 1.4.6：
Multigate MOSFET Physics / 1.5：
Classical physics / 1.5.1：
Natural length and short-channel effects / 1.5.1.1：
Current drive / 1.5.1.2：
Corner effect / 1.5.1.3：
Quantum effects / 1.5.2：
Volume inversion / 1.5.2.1：
Mobility effects / 1.5.2.2：
Threshold voltage / 1.5.2.3：
Inter-subband scattering / 1.5.2.4：
References
Multigate MOSFET Technology / 2：
Introduction / 2.1：
Active Area: Fins / 2.2：
Fin Width / 2.2.1：
Fin Height and Fin Pitch / 2.2.2：
Fin Surface Crystal Orientation / 2.2.3：
Fin Surface Preparation / 2.2.4：
Fins on Bulk Silicon / 2.2.5：
Nano-wires and Self-Assembled Wires / 2.2.6：
Gate Stack / 2.3：
Gate Patterning / 2.3.1：
Threshold Voltage and Gate Workfunction Requirements / 2.3.2：
Polysilicon Gate / 2.3.2.1：
Metal Gate / 2.3.2.2：
Tunable Workfunction Metal Gate / 2.3.2.3：
Gate EWF and Gate Induced Drain Leakage (GIDL) / 2.3.3：
Independently Controlled Gates / 2.3.4：
Source/Drain Resistance and Capacitance / 2.4：
Doping the Thin Fins / 2.4.1：
Junction Depth / 2.4.2：
Parasitic Resistance/Capacitance and Raised Source and Drain Structure / 2.4.3：
Mobility and Strain Engineering / 2.5：
Wafer Bending Experiment / 2.5.1：
Nitride Stress Liners / 2.5.3：
Embedded SiGe and SiC Source and Drain / 2.5.4：
Local Strain from Gate Electrode / 2.5.5：
Substrate Strain: Strained Silicon on Insulator / 2.5.6：
Contacts to the Fins / 2.6：
Dumbbell source and drain contact / 2.6.1：
Saddle contact / 2.6.2：
Contact to merged fins / 2.6.3：
Acknowledgments
BSIM-CMG: A Compact Model for Multi-Gate Transistors / 3：
Framework for Multigate FET Modeling / 3.1：
Multigate Models: BSIM-CMG and BSIM-IMG / 3.3：
The BSIM-CMG Model / 3.3.1：
The BSIM-IMG Model / 3.3.2：
BSIM-CMG / 3.4：
Core Model / 3.4.1：
Surface Potential Model / 3.4.1.1：
I-V Model / 3.4.1.2：
C-V Model / 3.4.1.3：
Modeling Physical Effects of Real Devices / 3.4.2：
Quantum Mechanical Effects (QME) / 3.4.2.1：
Short-channel Effects (SCE) / 3.4.2.2：
Experimental Verification / 3.4.3：
Surface Potential of independent DG-FET / 3.5：
BSIM-IMG features / 3.5.2：
Summary / 3.6：
Physics of the Multigate MOS System / 4：
Device electrostatics / 4.1：
Double gate MOS system / 4.2：
Modeling assumptions / 4.2.1：
Gate voltage effect / 4.2.2：
Semiconductor thickness effect / 4.2.3：
Asymmetry effects / 4.2.4：
Oxide thickness effect / 4.2.5：
Electron tunnel current / 4.2.6：
Two-dimensional confinement / 4.3：
Mobility in Multigate MOSFETs / 5：
Double-Gate MOSFETs and FinFETs / 5.1：
Phonon-limited mobility / 5.2.1：
Confinement of acoustic phonons / 5.2.2：
Interface roughness scattering / 5.2.3：
Coulomb scattering / 5.2.4：
Temperature Dependence of Mobility / 5.2.5：
Symmetrical and Asymmetrical Operation of DGSOI FETs / 5.2.6：
Crystallographic orientation / 5.2.7：
High-k dielectrics / 5.2.8：
Strained DGSOI devices / 5.2.9：
Silicon multiple-gate nanowires / 5.2.10：
Electrostatic description of Si nanowires / 5.3.1：
Electron transport in Si nanowires / 5.3.3：
Surface roughness / 5.3.4：
Experimental results and conclusions / 5.3.5：
Radiation Effects in Advanced Single- and Multi-Gate SOI MOSFETs / 6：
A brief history of radiation effects in SOI / 6.1：
Total Ionizing Dose Effects / 6.2：
A brief overview of Total Ionizing Dose effects / 6.2.1：
Advanced Single-Gate FDSOI devices / 6.2.2：
Description of Advanced FDSOI Devices / 6.2.2.1：
Front-gate threshold voltage shift / 6.2.2.2：
Single-transistor latch / 6.2.2.3：
Advanced Multi-Gate devices / 6.2.3：
Devices and process description / 6.2.3.1：
Single-Event Effects / 6.2.3.2：
Background / 6.3.1：
Effect of ion track diameter in nanoscale devices / 6.3.2：
Transient measurements on single-gate and FinFET SOI transistors / 6.3.3：
Scaling effects / 6.3.4：
Multi-Gate MOSFET Circuit Design / 7：
Digital Circuit Design / 7.1：
Impact of device performance on digital circuit design / 7.2.1：
Large-scale digital circuits / 7.2.2：
Leakage-performance trade off and energy dissipation / 7.2.3：
Multi-V[subscript T] devices and mixed-V[subscript T] circuits / 7.2.4：
High-temperature circuit operation / 7.2.5：
SRAM design / 7.2.6：
Analog Circuit Design / 7.3：
Device figures of merit and technology related design issues / 7.3.1：
Transconductance / 7.3.1.1：
Intrinsic transistor gain / 7.3.1.2：
Matching behavior / 7.3.1.3：
Flicker noise / 7.3.1.4：
Transit and maximum oscillation frequency / 7.3.1.5：
Self-heating / 7.3.1.6：
Charge trapping in high-k dielectrics / 7.3.1.7：
Design of analog building blocks / 7.3.2：
V-[subscript T]-based current reference circuit / 7.3.2.1：
Bandgap voltage reference / 7.3.2.2：
Operational amplifier / 7.3.2.3：
Comparator / 7.3.2.4：
Mixed-signal aspects / 7.3.3：
Current steering DAC / 7.3.3.1：
Successive approximation ADC / 7.3.3.2：
RF circuit design / 7.3.4：
SoC Design and Technology Aspects / 7.4：
Index
Preface
Table of Content
Contributors
3.

図書
図書
3. Data converters (: hardback)
by Franco Maloberti
出版情報: Dordrecht : Springer, c2007  xv, 440 p. ; 25 cm
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Dedication
Preface
Background Elements / 1：
The Ideal Data Converter / 1.1：
Sampling / 1.2：
Undersampling / 1.2.1：
Sampling-time Jitter / 1.2.2：
Amplitude Quantization / 1.3：
Quantization Noise / 1.3.1：
Properties of the Quantization Noise / 1.3.2：
kT/C Noise / 1.4：
Discrete and Fast Fourier Transforms / 1.5：
Windowing / 1.5.1：
Coding Schemes / 1.6：
The D/A Converter / 1.7：
Ideal Reconstruction / 1.7.1：
Real Reconstruction / 1.7.2：
The Z-Transform / 1.8：
References
Data Converters Specifications / 2：
Type of Converter / 2.1：
Conditions of Operation / 2.2：
Converter Specifications / 2.3：
General Features / 2.3.1：
Static Specifications / 2.4：
Dynamic Specifications / 2.5：
Digital and Switching Specifications / 2.6：
Nyquist-Rate D/A Converters / 3：
Introduction / 3.1：
DAC Applications / 3.1.1：
Voltage and Current References / 3.1.2：
Types of Converters / 3.2：
Resistor based Architectures / 3.3：
Resistive Divider / 3.3.1：
X-Y Selection / 3.3.2：
Settling of the Output Voltage / 3.3.3：
Segmented Architectures / 3.3.4：
Effect of the Mismatch / 3.3.5：
Trimming and Calibration / 3.3.6：
Digital Potentiometer / 3.3.7：
R-2R Resistor Ladder DAC / 3.3.8：
Deglitching / 3.3.9：
Capacitor Based Architectures / 3.4：
Capacitive Divider DAC / 3.4.1：
Capacitive MDAC / 3.4.2：
"Flip Around" MDAC / 3.4.3：
Hybrid Capacitive-Resistive DACs / 3.4.4：
Current Source based Architectures / 3.5：
Basic Operation / 3.5.1：
Unity Current Generator / 3.5.2：
Random Mismatch with Unary Selection / 3.5.3：
Current Sources Selection / 3.5.4：
Current Switching and Segmentation / 3.5.5：
Switching of Current Sources / 3.5.6：
Other Architectures / 3.6：
Nyquist Rate A/D Converters / 4：
Timing Accuracy / 4.1：
Metastability error / 4.2.1：
Full-Flash Converters / 4.3：
Reference Voltages / 4.3.1：
Offset of Comparators / 4.3.2：
Offset Auto-zeroing / 4.3.3：
Practical Limits / 4.3.4：
Sub-Ranging and Two-Step Converters / 4.4：
Accuracy Requirements / 4.4.1：
Two-step Converter as a Non-linear Process / 4.4.2：
Folding and Interpolation / 4.5：
Double Folding / 4.5.1：
Interpolation / 4.5.2：
Use of Interpolation in Flash Converters / 4.5.3：
Use of Interpolation in Folding Architectures / 4.5.4：
Interpolation for Improving Linearity / 4.5.5：
Time-Interleaved Converters / 4.6：
Accuracy requirements / 4.6.1：
Successive Approximation Converter / 4.7：
Errors and Error Correction / 4.7.1：
Charge Redistribution / 4.7.2：
Pipeline Converters / 4.8：
Digital Correction / 4.8.1：
Dynamic Performances / 4.8.3：
Sampled-data Residue Generator / 4.8.4：
Cyclic (or Algorithmic) Converter / 4.9：
Integrating Converter / 4.9.2：
Voltage-to-Frequency Converter / 4.9.3：
Circuits for Data Converters / 5：
Sample-and-Hold / 5.1：
Diode Bridge S&H / 5.2：
Diode Bridge Imperfections / 5.2.1：
Improved Diode Bridge / 5.2.2：
Switched Emitter Follower / 5.3：
Circuit Implementation / 5.3.1：
Complementary Bipolar S&H / 5.3.2：
Features of S&Hs with BJT / 5.4：
CMOS Sample-and-Hold / 5.5：
Clock Feed-through / 5.5.1：
Clock Feed-through Compensation / 5.5.2：
Two-stages OTA as T&H / 5.5.3：
Use of the Virtual Ground in CMOS S&H / 5.5.4：
Noise Analysis / 5.5.5：
CMOS Switch with Low Voltage Supply / 5.6：
Switch Bootstrapping / 5.6.1：
Folding Amplifiers / 5.7：
Current-Folding / 5.7.1：
Voltage Folding / 5.7.2：
Voltage-to-Current Converter / 5.8：
Clock Generation / 5.9：
Oversampling and Low Order [Sigma Delta] Modulators / 6：
Delta and Sigma-Delta Modulation / 6.1：
Noise Shaping / 6.2：
First Order Modulator / 6.3：
Intuitive Views / 6.3.1：
Use of 1-bit Quantization / 6.3.2：
Second Order Modulator / 6.4：
Circuit Design Issues / 6.5：
Offset / 6.5.1：
Finite Op-Amp Gain / 6.5.2：
Finite Op-Amp Bandwidth / 6.5.3：
Finite Op-Amp Slew-Rate / 6.5.4：
ADC Non-ideal Operation / 6.5.5：
DAC Non-ideal Operation / 6.5.6：
Architectural Design Issues / 6.6：
Integrator Dynamic Range / 6.6.1：
Dynamic Ranges Optimization / 6.6.2：
Sampled-data Circuit Implementation / 6.6.3：
Quantization Error and Dithering / 6.6.4：
Single-bit and Multi-bit / 6.6.6：
High-Order, CT [Sigma Delta] Converters and [Sigma Delta] DAC / 7：
SNR Enhancement / 7.1：
High Order Noise Shaping / 7.2：
Single Stage Architectures / 7.2.1：
Stability Analysis / 7.2.2：
Weighted Feedback Summation / 7.2.3：
Modulator with Local Feedback / 7.2.4：
Chain of Integrators with Distributed Feedback / 7.2.5：
Cascaded [Sigma Delta] Modulator / 7.2.6：
Dynamic range for MASH / 7.2.7：
Continuous-time [Sigma Delta] Modulators / 7.3：
S&H Limitations / 7.3.1：
CT Implementations / 7.3.2：
Design of CT from Sampled-Data Equivalent / 7.3.3：
Band-Pass [Sigma Delta] Modulator / 7.4：
Interleaved N-Path Architecture / 7.4.1：
Synthesis of the NTF / 7.4.2：
Oversampling DAC / 7.5：
1-bit DAC / 7.5.1：
Double Return-to-zero DAC / 7.5.2：
Digital Enhancement Techniques / 8：
Error Measurement / 8.1：
Trimming of Elements / 8.3：
Foreground Calibration / 8.4：
Background Calibration / 8.5：
Gain and Offset in Interleaved Converters / 8.5.1：
Offset Calibration without Redundancy / 8.5.2：
Dynamic Matching / 8.6：
Butterfly Randomization / 8.6.1：
Individual Level Averaging / 8.6.2：
Data Weighted Averaging / 8.6.3：
Decimation and Interpolation / 8.7：
Decimation / 8.7.1：
Testing of D/A and A/D Converters / 8.7.2：
Test Board / 9.1：
Quality and Reliability Test / 9.3：
Data Processing / 9.4：
Best-fit-line / 9.4.1：
Sine Wave Fitting / 9.4.2：
Histogram Method / 9.4.3：
Static DAC Testing / 9.5：
Transfer Curve Test / 9.5.1：
Superposition of Errors / 9.5.2：
Non-linearity Errors / 9.5.3：
Dynamic DAC Testing / 9.6：
Spectral Features / 9.6.1：
Conversion Time / 9.6.2：
Glitch Energy / 9.6.3：
Static ADC Testing / 9.7：
Code Edge Measurement / 9.7.1：
Dynamic ADC Testing / 9.8：
Time Domain Parameters / 9.8.1：
Improving the Spectral Purity of Sine Waves / 9.8.2：
Aperture Uncertainty Measure / 9.8.3：
Settling-time Measure / 9.8.4：
Use of FFT for Testing / 9.8.5：
Index
Dedication
Preface
Background Elements / 1：
4.

電子ブック
ＥＢ
4. FinFETs and other multi-gate transistors (: electronic bk)
Jean-Pierre Colinge, editor
出版情報: [New York] : Springer, [20--]  1 online resource (xiii, 339 p.)
シリーズ名: Series on Integrated Circuits and Systems
所蔵情報: loading…
目次情報: 続きを見る
Preface
Table of Content
Contributors
The SOI MOSFET: from Single Gate to Multigate / 1：
MOSFET scaling and Moore's law / 1.1：
Short-Channel Effects / 1.2：
Gate Geometry and Electrostatic Integrity / 1.3：
A Brief History of Multiple-Gate MOSFETs / 1.4：
Single-gate SOI MOSFETs / 1.4.1：
Double-gate SOI MOSFETs / 1.4.2：
Triple-gate SOI MOSFETs / 1.4.3：
Surrounding-gate (quadruple-gate) SOI MOSFETs / 1.4.4：
Other multigate MOSFET structures / 1.4.5：
Multigate MOSFET memory devices / 1.4.6：
Multigate MOSFET Physics / 1.5：
Classical physics / 1.5.1：
Natural length and short-channel effects / 1.5.1.1：
Current drive / 1.5.1.2：
Corner effect / 1.5.1.3：
Quantum effects / 1.5.2：
Volume inversion / 1.5.2.1：
Mobility effects / 1.5.2.2：
Threshold voltage / 1.5.2.3：
Inter-subband scattering / 1.5.2.4：
References
Multigate MOSFET Technology / 2：
Introduction / 2.1：
Active Area: Fins / 2.2：
Fin Width / 2.2.1：
Fin Height and Fin Pitch / 2.2.2：
Fin Surface Crystal Orientation / 2.2.3：
Fin Surface Preparation / 2.2.4：
Fins on Bulk Silicon / 2.2.5：
Nano-wires and Self-Assembled Wires / 2.2.6：
Gate Stack / 2.3：
Gate Patterning / 2.3.1：
Threshold Voltage and Gate Workfunction Requirements / 2.3.2：
Polysilicon Gate / 2.3.2.1：
Metal Gate / 2.3.2.2：
Tunable Workfunction Metal Gate / 2.3.2.3：
Gate EWF and Gate Induced Drain Leakage (GIDL) / 2.3.3：
Independently Controlled Gates / 2.3.4：
Source/Drain Resistance and Capacitance / 2.4：
Doping the Thin Fins / 2.4.1：
Junction Depth / 2.4.2：
Parasitic Resistance/Capacitance and Raised Source and Drain Structure / 2.4.3：
Mobility and Strain Engineering / 2.5：
Wafer Bending Experiment / 2.5.1：
Nitride Stress Liners / 2.5.3：
Embedded SiGe and SiC Source and Drain / 2.5.4：
Local Strain from Gate Electrode / 2.5.5：
Substrate Strain: Strained Silicon on Insulator / 2.5.6：
Contacts to the Fins / 2.6：
Dumbbell source and drain contact / 2.6.1：
Saddle contact / 2.6.2：
Contact to merged fins / 2.6.3：
Acknowledgments
BSIM-CMG: A Compact Model for Multi-Gate Transistors / 3：
Framework for Multigate FET Modeling / 3.1：
Multigate Models: BSIM-CMG and BSIM-IMG / 3.3：
The BSIM-CMG Model / 3.3.1：
The BSIM-IMG Model / 3.3.2：
BSIM-CMG / 3.4：
Core Model / 3.4.1：
Surface Potential Model / 3.4.1.1：
I-V Model / 3.4.1.2：
C-V Model / 3.4.1.3：
Modeling Physical Effects of Real Devices / 3.4.2：
Quantum Mechanical Effects (QME) / 3.4.2.1：
Short-channel Effects (SCE) / 3.4.2.2：
Experimental Verification / 3.4.3：
Surface Potential of independent DG-FET / 3.5：
BSIM-IMG features / 3.5.2：
Summary / 3.6：
Physics of the Multigate MOS System / 4：
Device electrostatics / 4.1：
Double gate MOS system / 4.2：
Modeling assumptions / 4.2.1：
Gate voltage effect / 4.2.2：
Semiconductor thickness effect / 4.2.3：
Asymmetry effects / 4.2.4：
Oxide thickness effect / 4.2.5：
Electron tunnel current / 4.2.6：
Two-dimensional confinement / 4.3：
Mobility in Multigate MOSFETs / 5：
Double-Gate MOSFETs and FinFETs / 5.1：
Phonon-limited mobility / 5.2.1：
Confinement of acoustic phonons / 5.2.2：
Interface roughness scattering / 5.2.3：
Coulomb scattering / 5.2.4：
Temperature Dependence of Mobility / 5.2.5：
Symmetrical and Asymmetrical Operation of DGSOI FETs / 5.2.6：
Crystallographic orientation / 5.2.7：
High-k dielectrics / 5.2.8：
Strained DGSOI devices / 5.2.9：
Silicon multiple-gate nanowires / 5.2.10：
Electrostatic description of Si nanowires / 5.3.1：
Electron transport in Si nanowires / 5.3.3：
Surface roughness / 5.3.4：
Experimental results and conclusions / 5.3.5：
Radiation Effects in Advanced Single- and Multi-Gate SOI MOSFETs / 6：
A brief history of radiation effects in SOI / 6.1：
Total Ionizing Dose Effects / 6.2：
A brief overview of Total Ionizing Dose effects / 6.2.1：
Advanced Single-Gate FDSOI devices / 6.2.2：
Description of Advanced FDSOI Devices / 6.2.2.1：
Front-gate threshold voltage shift / 6.2.2.2：
Single-transistor latch / 6.2.2.3：
Advanced Multi-Gate devices / 6.2.3：
Devices and process description / 6.2.3.1：
Single-Event Effects / 6.2.3.2：
Background / 6.3.1：
Effect of ion track diameter in nanoscale devices / 6.3.2：
Transient measurements on single-gate and FinFET SOI transistors / 6.3.3：
Scaling effects / 6.3.4：
Multi-Gate MOSFET Circuit Design / 7：
Digital Circuit Design / 7.1：
Impact of device performance on digital circuit design / 7.2.1：
Large-scale digital circuits / 7.2.2：
Leakage-performance trade off and energy dissipation / 7.2.3：
Multi-V[subscript T] devices and mixed-V[subscript T] circuits / 7.2.4：
High-temperature circuit operation / 7.2.5：
SRAM design / 7.2.6：
Analog Circuit Design / 7.3：
Device figures of merit and technology related design issues / 7.3.1：
Transconductance / 7.3.1.1：
Intrinsic transistor gain / 7.3.1.2：
Matching behavior / 7.3.1.3：
Flicker noise / 7.3.1.4：
Transit and maximum oscillation frequency / 7.3.1.5：
Self-heating / 7.3.1.6：
Charge trapping in high-k dielectrics / 7.3.1.7：
Design of analog building blocks / 7.3.2：
V-[subscript T]-based current reference circuit / 7.3.2.1：
Bandgap voltage reference / 7.3.2.2：
Operational amplifier / 7.3.2.3：
Comparator / 7.3.2.4：
Mixed-signal aspects / 7.3.3：
Current steering DAC / 7.3.3.1：
Successive approximation ADC / 7.3.3.2：
RF circuit design / 7.3.4：
SoC Design and Technology Aspects / 7.4：
Index
Preface
Table of Content
Contributors
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