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1.

図書
図書
1. Modern VLSI design : systems on silicon. 2nd ed., international ed
Wayne Wolf
出版情報: Upper Saddle River, N.J. : Prentice Hall PTR, c1998  xviii, 560 p. ; 24 cm
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Digital Systems and VLSI / 1：
Transistors and Layout / 2：
Logic Gates / 3：
Combinational Logic Networks / 4：
Sequential Machines / 5：
Subsystem Design / 6：
Floorplanning / 7：
Architecture Design / 8：
Chip Design / 9：
CAD Systems and Algorithms / 10：
A Chip Designer's Lexicon / Appendix A：
Chip Design Projects / Appendix B：
Design Modeling / Appendix C：
References
Index
Digital Systems and VLSI / 1：
Transistors and Layout / 2：
Logic Gates / 3：
2.

図書
図書
2. Modern VLSI design : system-on-chip design/ Wayne Wolf. 3rd ed
Wolf, Wayne Hendrix
出版情報: Upper Saddle River, N.J. ; London : Prentice Hall PTR, c2002  xx, 618 p. ; 24 cm
シリーズ名: Modern semiconductor design series
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Preface to the Third Edition
Preface to the Second Edition
Preface
Digital Systems and VLSI / 1：
Why Design Integrated Circuits? / 1.1：
Integrated Circuit Manufacturing / 1.2：
Technology / 1.2.1：
Economics / 1.2.2：
CMOS Technology / 1.3：
CMOS Circuit Techniques / 1.3.1：
Power Consumption / 1.3.2：
Design and Testability / 1.3.3：
Integrated Circuit Design Techniques / 1.4：
Hierarchical Design / 1.4.1：
Design Abstraction / 1.4.2：
Computer-Aided Design / 1.4.3：
A Look into the Future / 1.5：
Transistors and Layout / 2：
Introduction / 2.1：
Fabrication Processes / 2.2：
Overview / 2.2.1：
Fabrication Steps / 2.2.2：
Transistors / 2.3：
Structure of the Transistor / 2.3.1：
A Simple Transistor Model / 2.3.2：
Transistor Parasitics / 2.3.3：
Tub Ties and Latchup / 2.3.4：
Advanced Transistor Characteristics / 2.3.5：
Leakage and Subthreshold Currents / 2.3.6：
Advanced Transistor Structures / 2.3.7：
Spice Models / 2.3.8：
Wires and Vias / 2.4：
Wire Parasitics / 2.4.1：
Skin Effect in Copper Interconnect / 2.4.2：
Design Rules / 2.5：
Fabrication Errors / 2.5.1：
Scalable Design Rules / 2.5.2：
SCMOS Design Rules / 2.5.3：
Typical Process Parameters / 2.5.4：
Layout Design and Tools / 2.6：
Layouts for Circuits / 2.6.1：
Stick Diagrams / 2.6.2：
Hierarchical Stick Diagrams / 2.6.3：
Layout Design and Analysis Tools / 2.6.4：
Automatic Layout / 2.6.5：
Logic Gates / 3：
Combinational Logic Functions / 3.1：
Static Complementary Gates / 3.3：
Gate Structures / 3.3.1：
Basic Gate Layouts / 3.3.2：
Logic Levels / 3.3.3：
Delay and Transition Time / 3.3.4：
The Speed-Power Product / 3.3.5：
Layout and Parasitics / 3.3.7：
Driving Large Loads / 3.3.8：
Switch Logic / 3.4：
Alternative Gate Circuits / 3.5：
Pseudo-nMOS Logic / 3.5.1：
DCVS Logic / 3.5.2：
Domino Logic / 3.5.3：
Low-Power Gates / 3.6：
Delay Through Resistive Interconnect / 3.7：
Delay Through an RC Transmission Line / 3.7.1：
Delay Through RC Trees / 3.7.2：
Buffer Insertion in RC Transmission Lines / 3.7.3：
Crosstalk Between RC Wires / 3.7.4：
Delay Through Inductive Interconnect / 3.8：
RLC Basics / 3.8.1：
RLC Transmission Line Delay / 3.8.2：
Buffer Insertion in RLC Transmission Lines / 3.8.3：
Combinational Logic Networks / 4：
Standard Cell-Based Layout / 4.1：
Single-Row Layout Design / 4.2.1：
Standard Cell Layout Design / 4.2.2：
Simulation / 4.3：
Combinational Network Delay / 4.4：
Fanout / 4.4.1：
Path Delay / 4.4.2：
Transistor Sizing / 4.4.3：
Automated Logic Optimization / 4.4.4：
Logic and Interconnect Design / 4.5：
Delay Modeling / 4.5.1：
Wire Sizing / 4.5.2：
Buffer Insertion / 4.5.3：
Crosstalk Minimization / 4.5.4：
Power Optimization / 4.6：
Power Analysis / 4.6.1：
Switch Logic Networks / 4.7：
Combinational Logic Testing / 4.8：
Gate Testing / 4.8.1：
Combinational Network Testing / 4.8.2：
Sequential Machines / 5：
Latches and Flip-Flops / 5.1：
Categories of Memory Elements / 5.2.1：
Latches / 5.2.2：
Flip-Flops / 5.2.3：
Sequential Systems and Clocking Disciplines / 5.3：
One-Phase Systems for Flip-Flops / 5.3.1：
Two-Phase Systems for Latches / 5.3.2：
Advanced Clocking Analysis / 5.3.3：
Clock Generation / 5.3.4：
Sequential System Design / 5.4：
Structural Specification of Sequential Machines / 5.4.1：
State Transition Graphs and Tables / 5.4.2：
State Assignment / 5.4.3：
Design Validation / 5.5：
Sequential Testing / 5.7：
Subsystem Design / 6：
Subsystem Design Principles / 6.1：
Pipelining / 6.2.1：
Data Paths / 6.2.2：
Combinational Shifters / 6.3：
Adders / 6.4：
ALUs / 6.5：
Multipliers / 6.6：
High-Density Memory / 6.7：
ROM / 6.7.1：
Static RAM / 6.7.2：
The Three-Transistor Dynamic RAM / 6.7.3：
The One-Transistor Dynamic RAM / 6.7.4：
Field-Programmable Gate Arrays / 6.8：
Programmable Logic Arrays / 6.9：
Floorplanning / 7：
Floorplanning Methods / 7.1：
Block Placement and Channel Definition / 7.2.1：
Global Routing / 7.2.2：
Switchbox Routing / 7.2.3：
Power Distribution / 7.2.4：
Clock Distribution / 7.2.5：
Floorplanning Tips / 7.2.6：
Off-Chip Connections / 7.2.7：
Packages / 7.3.1：
The I/O Architecture / 7.3.2：
Pad Design / 7.3.3：
Architecture Design / 8：
Hardware Description Languages / 8.1：
Modeling with Hardware Description Languages / 8.2.1：
VHDL / 8.2.2：
Verilog / 8.2.3：
C as a Hardware Description Language / 8.2.4：
Register-Transfer Design / 8.3：
Data Path-Controller Architectures / 8.3.1：
ASM Chart Design / 8.3.2：
High-Level Synthesis / 8.4：
Functional Modeling Programs / 8.4.1：
Data / 8.4.2：
Control / 8.4.3：
Data and Control / 8.4.4：
Design Methodology / 8.4.5：
Architectures for Low Power / 8.5：
Architecture-Driven Voltage Scaling / 8.5.1：
Power-Down Modes / 8.5.2：
Systems-on-Chips and Embedded CPUs / 8.6：
Architecture Testing / 8.7：
Chip Design / 9：
Design Methodologies / 9.1：
Kitchen Timer Chip / 9.3：
Timer Specification and Architecture / 9.3.1：
Logic and Layout Design / 9.3.2：
Microprocessor Data Path / 9.3.4：
Data Path Organization / 9.4.1：
Clocking and Bus Design / 9.4.2：
CAD Systems and Algorithms / 9.4.3：
CAD Systems / 10.1：
Switch-Level Simulation / 10.3：
Layout Synthesis / 10.4：
Placement / 10.4.1：
Detailed Routing / 10.4.2：
Layout Analysis / 10.5：
Timing Analysis and Optimization / 10.6：
Logic Synthesis / 10.7：
Technology-Independent Logic Optimization / 10.7.1：
Technology-Dependent Logic Optimizations / 10.7.2：
Test Generation / 10.8：
Sequential Machine Optimizations / 10.9：
Scheduling and Binding / 10.10：
Hardware/Software Co-Design / 10.11：
Chip Designer's Lexicon / A：
Chip Design Projects / B：
Class Project Ideas / B.1：
Project Proposal and Specification / B.2：
Design Plan / B.3：
Design Checkpoints and Documentation / B.4：
Subsystems Check / B.4.1：
First Layout Check / B.4.2：
Project Completion / B.4.3：
Kitchen Timer Model / C：
Hardware Modeling in C / C.1：
Simulator / C.1.1：
Sample Execution / C.1.2：
Index
Preface to the Third Edition
Preface to the Second Edition
Preface
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