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1.

図書

図書
坂本康治著
出版情報: 東京 : 日本理工出版会, 2003.3  xii, 255p ; 26cm
シリーズ名: 情報技術シリーズ
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2.

図書

東工大
目次DB

図書
東工大
目次DB
坂本康治著
出版情報: 東京 : 日本理工出版会, 2005.11  viii, 278p ; 26cm
所蔵情報: loading…
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第Ⅰ部論理回路の基礎
第1章組合せ回路の基礎 2
   1・1基本回路 2
   1・1・1基本特性 2
   1・1・2基本回路間の変換 : ドゥ・モルガンの定理 6
   1・1・3多入力論理回路 6
   1・2真理値表からの論理回路の導出 13
   1・2・1具体例による説明 13
   1・2・2カルノーマップによる論理式の導出 15
   1・3論理回路の具体例 16
第2章順序回路も基礎―フリップフロップ 20
   2・1RSフリップフロップ(SRフリップフロップ) 20
   2・2Dラッチ 22
   2・3enable機能付きDラッチ 23
   2・4Dラッチの問題点 24
   2.5マスター・スレーブフリップフロップ 25
   2・6エッジトリガー型フリップフロップ 26
第Ⅱ部機能回路の設計
第3章演算回路 32
   3・1加減算回路 32
   3・1・1加算回路 32
   3・1・2補数回路 37
   3・1・3加減算回路 39
   3・1・4オーバフローの条件 41
   3・2シフト回路 44
   3.2.12進数の乗算と除算 45
   3.2.2シフト回路 46
   3・3算術論理演算回路(ALU) 51
   3・3・1ALUの概念設計 51
   3.3.2ALUの回路設計 52
第4章レジスタ 58
   4・1データレジスタ 59
   4・2カウンタ 64
   4・2・12n進カウンタ 65
   4・2・2非2n進カウンタ 66
   4・3プログラムカウンタ 68
   4・3・1プロブラムカウンタの機能 68
   4・3・2プログラムカウンタの設計 69
   4・4JKフリップフロップによるカウンタの表現 71
   4・4・12n進カウンタ 71
   4・4・2非2n進カウンタ 72
   4・5乗算器と除算器 74
   4・5・1乗算器 76
   4・5・2除算器 80
第5章メモリ 86
   5・1メモリ(RAMとROM) 86
   5・2RAM 87
   5・2・1ビットセル 87
   5・2・2ワードセル 89
   5・2・3RAMモジュール 90
   5.2.4デコーダと並列OR回路 91
   5・3ROM 94
   5・3・1ビットセル 94
   5・3・2ワードセル 95
   5・3・34ワードROMモジュール 96
第Ⅲ部コンピュータの設計
第6章CPUの設計 100
   6・1コンピュータの機能と構成 100
   6・1・1プログラムとコンピュータ 100
   6・1・2コンピュータの構成要素 101
   6・1・3コンピュータの構成 103
   6・1・4制御装置ー命令の解読と制御パルス列の生成 108
   6・2CPUの制御 109
   6・2・1制御パルス列 109
   6・2・2命令ステージとそれを実現する制御パルス列 112
   6・3各命令の制御パルスシーケンスとデータ波形 127
   6・3・1ADD/SUB/LOAD命令における制御パルスシーケンスとデータの波形 127
   6・3・2ADD命令における制御パルスシーケンスとデータの波形 130
   6・3・3STORE命令における制御パルスシーケンスとデータの波形 131
   6・3・4SHIFT命令における制御パルスシーケンスとデータの波形 133
   6・3・5JOP命令における制御パルスシーケンスとデータの波形 134
第7章論理回路による制御装置 136
   7・1制御装置に要求される仕様―命令と制御パルス列発生のタイミング 136
   7・2制御パルス列を発生スルメカニズム―論理回路による制御装置の実現 137
   7・2・1各命令の実行に必要なクロック数を発生する機構 137
   7・2・2各要素を制御する信号を発生する機構 141
   7・2・3制御装置 152
第8章マイクロプログラムによる制御装置 155
   8・1マイクロプログラム制御方式に必要な仕組み 155
   8・1・1マイクロプログラム方式に必要な順序制御 155
   8・1・2マイクロプログラムによる制御装置の構成と動作 158
   8・2マイクロプログラム 161
   8・2・1マイクロ命令の形式 161
   8・2・2本書のコンピュータを制御するマイクロプログラム 162
   8・3マイクロプログラムによる制御装置 164
第9章コンピュータの動作 167
   9・1実行するプログラム 167
   9・1・1アセンブリ言語によるプログラム 167
   9・1・2機械語プログラム 168
   9・2プロフラムの実行結果 169
   9・2・1実行順序 : PCとIRの内容 169
   9・2・2変数の値 170
   9・2・3レジスタの内容―ACC,CCR,MAR,MDR 170
   9・2・4メモリの書込み動作 179
   9・2・5マイクロプログラム 179
第Ⅳ部パイプラインコンピュータの設計
第10章パイプライン処理とコンピュータ構成 184
   10・1パイプライン処理とハザード 184
   10・2構造ハザードとそれを回避する構成 185
   10・2・1構造ハザードとは 185
   10・2・2構造ハザードを生じないコンピュータ構成 189
   10・3各ステージにおけるデータ流 190
   10・4具体的なコンピュータ構成におけるデータ流 195
   10・4・1命令の形式とステージの動作 195
   10・4・2CPU要素の競合解消 198
   10・5データハザードとコントロールハザード 207
   10・5・1プロフラムをそのまま実行した場合 207
   10・5・2パイプライン処理と非パイプライン処理の性能比較 210
第11章パイプラインコンピュータの制御装置 213
   11・1ステージの構成と制御信号 213
   11・2制御信号の値 215
   11・3制御回路の設計 219
   11・4コンピュータの動作 227
第12章ステージスケジューリング 228
   12・1命令の実行―データハザードとコントロールハザード 228
   12・1・1命令セットとOPコード 228
   12・1・2データハザードを生じる命令 : 生産者・消費者関係 229
   12・1・3コントロールハザードを生じる命令 234
   12・1・4ステージスケジューラの構成 237
   12・2命令フェッチ 240
   12・2・1命令の取込み―IR群とPC 240
   12・2・2命令格納の中断/再開とその制御法 241
   12・3ステージの実行 248
   12・3・1ステージの表現と遷移 248
   12・3・2ステージの整列化 250
   12・3・3データ参照関係のチェックと対応 253
   12・3・4ディレイスロットの実現と挿入のタイミング 259
   12・4ステージスケジューラ 260
   12・4・1ステージスケジューラセル 260
   12・4・2ステージスケジューラ 264
   12・5パイプラインコンピュータの構成と動作 269
   12・5・1パイプラインコンピュータの構成 270
   12・5・2パイプラインコンピュータの動作 272
   あとがき 274
   参考文献 275
   索引 276
第Ⅰ部論理回路の基礎
第1章組合せ回路の基礎 2
   1・1基本回路 2
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